Processeur Tol�rant Aux Fautes

Dans cette livre, nous proposons une nouvelle approche pour la conception d'un processeur tolrant aux fautes. Celle-ci rpond plusieurs objectifs dont celui d'obtenir un niveau de protection lev contre les erreurs transitoires et un compromis raisonnable entre performances temporelles et cot en surface. Le processeur rsultant sera utilis ultrieurement comme lment constitutif d'un systme multiprocesseur sur puce (MPSoC) tolrant aux fautes. Les concepts mis en oeuvre pour la tolrance aux fautes reposent sur l'emploi de techniques de dtection concurrente d'erreurs et de recouvrement par rexcution. Les lments centraux de la nouvelle architecture sont, un coeur de processeur pile de donnes de type MISC (Minimal Instruction Set Computer) capable d'auto-dtection d'erreurs, et un mcanisme matriel de journalisation charg d'empcher la propagation d'erreurs vers la mmoire centrale (suppose sre) et de limiter l'impact du mcanisme de recouvrement sur les performances temporelles. Les rsultats, obtenus sans recherche d'optimisation pousse, montrent clairement la pertinence de l'approche propose, en offrant un bon compromis entre protection et performances.